量子计算“万里长征”中的转折点，错误率首次随着比特数增加而降低
光子盒研究院出品
实用量子计算需要的错误率将远低于物理量子比特所能达到的错误率。量子纠错是在许多物理量子比特中编码逻辑量子比特，其中增加物理量子比特的数量可以增强抑制物理错误的能力。但引入更多的量子比特也会伴随着错误的增加，因此只有错误的密度足够低，其逻辑性能才会随着物理量子比特数量增加而提高。
现在，谷歌量子人工智能团队有史以来第一次实现错误率随着比特数增加而降低，以往的纠错研究随着比特数的增加，错误率会提高，都是“越纠越错”，而这次谷歌首次实现了“越纠越对”。也就是说，突破了量子纠错的盈亏平衡点。这是量子计算“万里长征”中的重要转折点，为实现通用计算所需的逻辑错误率的指出了全新途径。
7月13日，一篇由谷歌158位科学家联合撰写的论文——《通过扩展表面码逻辑量子比特来抑制量子错误》预印版发表在arXiv上[1]，该团队通过测量多个不同代码大小的逻辑量子比特的性能变化，证明了超导量子比特系统的性能足以克服增加量子比特数量带来的额外错误。值得一提的是，本工作中使用的“悬铃木”量子处理器已经从之前的54量子比特扩展至72量子比特。
表面码是主要的量子纠错码之一，它将逻辑量子比特编码为d×d的物理量子比特的联合纠缠状态——数据量子比特。逻辑量子比特由一对反对易（anti-commuting）的逻辑观测变量XL和ZL定义（如下图所示）：ZL观测值被编码为从上到下穿越二维网格的一行量子比特的联合Z基（Z-basis）奇偶校验；同样，XL观测值被编码为从左到右穿越的联合X基（X-basis）奇偶校验。这种非局部的信息编码可以在检测并纠正它们时，保护逻辑量子比特不受局部错误影响。
每个测量量子比特与其相邻的数据量子比特相互作用，以便将联合数据量子比特的奇偶性映射到测量量子比特的状态，再进行测量。这些奇偶校验测量，或“稳定器”（stabiliser），被设置成每一个都与编码量子比特的逻辑观测值以及其他稳定器相通。因此，当奇偶校验测量值意外变化时，可以检测到错误而不会干扰逻辑量子比特状态。
谷歌采用距离为5（distance-5）的表面码，在49个量子比特上编码：包含25个数据量子比特和24个测量量子比特。每个测量量子比特对应一个稳定器，按其基（X/Z-basis）和涉及的数据量子比特的数量（weight-2/4）分类。最终，谷歌在一个可扩展、拥有72个transmon量子比特和121个可调谐耦合器的“悬铃木”设备上实现了表面码纠错。在处理器在，除边界外，每个量子比特都与四个近邻比特耦合，平均量子比特相干时间T1=20微秒，T2,CPMG=30微秒。最终实现了单量子比特旋转、受控Z（CZ）门、复位和测量，展示了类似或改进的同步性能。
图1.实现表面码逻辑量子比特示意图。a）嵌入了distance-5表面码的72比特“悬铃木”设备示意图，25个数据量子比特（金色）和24个测量量子比特（蓝色）组成。每个测量量子比特都与一个稳定器关联（即蓝色瓦片状，深色：X，浅色：Z）。逻辑运算符ZL（黑色）和XL（绿色）穿越阵列，在左下角的数据量子比特处相交。右上角的红色轮廓是与distance-5比较的四个distance-3编码之一；b）稳定器（stabiliser）集中在一个数据量子比特（金色）和一个测量量子比特（蓝色）。透视图中，时间向右推进。每个量子比特与它的四个近邻比特一起组成四个CZ门，中间穿插Hadamard门（H）；最后，测量量子比特被测量并重置为|0⟩。数据量子比特在等待测量和复位时进行动态解耦（DD），所有稳定器都以这种方式同时测量；c）单量子比特门、CZ门、测量和数据量子比特DD的错误累积分布。使用随机电路技术同时操作中，对distance-5中使用的49个量子比特和来自稳定器电路的四个CZ层进行了基准测试。垂直线为平均值。
设备初始化后的奇偶校验位（parity）测量在每次循环都应该产生相同的值，直到电路应用已知翻转为止。如果我们将一个奇偶校验位测量值与前一次循环的相应测量值进行比较，且它们的值不一致，那么就检测出了一个“错误”事件。每个“检测器”（detector）的检测事件概率表示运行表面码时物理错误在时间、空间上的分布。
图2.表面码中的错误检测。a）表层码实验插图。时间向右推进，从一个初始数据量子比特状态开始，该状态在一个稳定器上具有已知的奇偶性（图中是Z）。研究人员随后展示了在检测中出现的错误：数据量子比特上的Z错误（红色，spacelike pair）、测量量子比特上的测量错误（紫色，timelike pair）、CZ门期间的X错误（蓝色，diagonal pair），以及数据量子比特上的测量错误（绿色，meas.error）。b）在25次循环中distance-5实验（50000次重复）每个稳定器的检测概率。在t=0时检测较少，因为没有前面的数据空转；在t=25时检测较少，因为最后的奇偶性是根据数据量计算的；f）-g），与b）-c）类似，使用Pauli错误加泄漏、串扰和杂散相互作用（Pauli+）的模拟；h）总结检测相关矩阵pij的条形图，将b）中的distance-5实验与f）中的Pauli+错误模拟和只有Pauli错误的模拟进行比较。谷歌汇总了四组相关性：时间对（“time”）、空间对（“space”）、预计Pauli噪声的对角线对（“diag.”）、Pauli噪声外的对角线对（“Unexp.”）。
团队初始化逻辑量子比特状态后，纠错循环多次，然后测量最终的逻辑状态。通过比较实验数据和模拟结果，可以测试出对系统中物理噪声的理解。团队首先在概率Clifford模拟器中基于图1c中的错误信息进行Pauli模拟，然后结合相干信息、泄漏状态转换以及来自不必要耦合（Pauli+）的串扰错误。图2f显示，模拟器能够准确预测平均检测概率，其中，weight-4稳定器的检测概率为0.180±0.013，weight-2稳定器的检测概率为0.116±0.011，平均检测概率在25次实验（distance-5）内增加了7%。
不仅如此，谷歌还测量了检测事件间的成对相关性（如图2a），这一步骤提供了纠错过程中发生的错误类型的细粒度信息。结果发现，随着错误率的降低，减轻泄漏和杂散相互作用将变得越来越重要。接下来，谷歌开始测试表面码量子比特的逻辑性能。这些信息可以汇总为一个错误超图（error hypergraph）：检测器是顶点，物理错误机制是连接它们所触发的检测器的“超边”，每个超边都被赋予了相应的错误机制概率——使用pij代表这些概率（如图2h）。
考虑到错误超图，团队实现了两种不同的解码器（decoder）：置信度匹配（belief-matching）、传播和最小权重匹配等有效结合；以及张量网络解码——提供缓慢但准确的最大似然解码。后者能够考虑所有与检测事件一致的可能错误集，根据它们是否翻转逻辑测量分成两组，并选择总可能性较大的一组。因此，详尽地总结了每组内所有错误集的概率，产生了一个几乎最优的解码器。
图3比较了使用近似最大似然解码器的distance-3和distance-5编码的逻辑错误性能。在所有的25次纠错循环中，distance-5编码的逻辑错误概率pL低于子集distance-3的编码平均值。
原则上，随着物理错误率降低，distance-5码的逻辑性能应该比distance-3码提高更快。随着时间推移，谷歌改善了这一物理错误率，例如通过优化单、双量子比特门、测量和数据量子比特空转（idling）等。从而，在图3c中展示了distance-5和distance-3编码的相应性能进展：较大的代码改进速度大约达到两倍，这验证了增加距离保护在实践应用中极具前景。为了了解各个组件对逻辑错误性能的贡献，团队接着在改变各种电路元件物理错误率的同时，模拟了distance-5和distance-3的代码（如图4）。错误预算显示，CZ错误和数据量子比特在测量、复位过程中的退相干是主要的贡献因素。
即使已知的错误源在未来设备中被抑制，随着较低的逻辑错误率的实现，新的主导错误机制也可能出现。为了测试具有较低错误率的代码的行为，谷歌接着测试了比特翻转重复码——这是表面码的一维版本：在没有后选择（post-selection）的情况下使用最小权重完美匹配解码的distance-25重复码，每次循环的逻辑错误为（1.7±0.3）×10-6。重复码的这一结果表明，超导系统中低逻辑错误率是可能实现的；但寻找和减轻相关的错误（如宇宙射线的影响），将是今后研究的重要领域。
图3.逻辑错误纠错。a）逻辑错误概率pL比较，distance-5（蓝色）与distance-3（粉色：四个独立的象限；红色：平均）。每个单独的数据点代表100000次重复。实线：拟合实验平均值，t=3至25；b）逻辑保真度F=1-2pL与纠错循环次数的关系图。
图4.与算法相关的错误率。a）根据操作错误（见图1c）和Pauli+模拟，估算出表面码的错误预算。CZ：来自CZ的错误贡献（不包括泄漏和杂散相互作用）；CZ stray int:来自不需要相互作用的CZ错误；DD：动态解耦、测量和复位时的数据量子比特错误；测量：测量和复位错误；Leakage：CZ期间和由于加热造成的泄漏；1Q：单量子比特门错误。b）重复码的逻辑错误。插图：d=25的重复码示意图，使用与distance-5表面码相同的数据和测量量子比特。较小的代码是从相同的distance-25数据中抽取的子样本。c）每轮模拟表面码逻辑错误εd的等高线图，作为编码距离d和图1c中错误模型比例因子的函数。d）图c）中每个错误模型比例系数s的值：s=1.3高于阈值（较大的代码更糟糕）；s=1.2-1.0代表交叉区域，其中逐渐增大的代码会变得更好，直至转折；s=0.9低于阈值（代码越大越好）。
为了了解表面码测试结果如何投射到未来的设备上，研究团队模拟了从distance-3到distance-25的表面码逻辑错误性能，同时也对图1c中所示的物理错误率进行了扩展。结果表明，当物理错误率较高时，逻辑错误概率随着系统大小的增加而增加（εd+2>εd）；低物理错误率显示出对逻辑错误的理想的指数抑制（εd+2<εd）。因此，增加系统规模最初会抑制逻辑错误率，然后再增加它。
尽管根据图4的错误预算和模拟，估计组件性能至少须提高20%才能低于阈值，而超过这个阈值则需要大幅提高才能实现实际扩展，最终实现预期的逻辑性能。不过，这项工作展示了这一过程中的第一步，通过扩展量子纠错代码来抑制逻辑错误：这是容错量子计算机的基础。
参考文献：
https://arxiv.org/abs/2207.06431